半導體晶圓測試（Wafer Testing）是半導體制造流程中的關鍵環節，指在晶圓（未切割成獨立芯片的硅片）階段對其上的每個芯片（Die）進行電氣性能、功能和可靠性測試，以篩選出不合格芯片，避免后續封裝和測試的成本浪費。該環節通常位于晶圓制造（Fabrication）之后、芯片封裝（Packaging）之前，是提升良率、控制成本的核心步驟。
核心目標
篩選不良芯片：在晶圓階段提前檢測出短路、開路、參數異常等缺陷，降低封裝和成品測試的損耗。
工藝監控：通過測試數據反饋制造工藝問題（如光刻偏差、摻雜不均），優化前道工序。
良率統計：評估晶圓制造環節的良率，為產能規劃和成本核算提供依據。
意義
根據測試階段和目標，可分為以下幾類：
測試時機：晶圓制造完成后，切割前的必經步驟。測試方法：
測試目的：評估芯片在環境下的長期可靠性（如高溫、高濕、電壓沖擊）。常見項目：
熱應力測試：高溫（HTOL, High Temperature Operating Life）或低溫循環，檢測材料熱膨脹系數不匹配導致的裂紋。
電遷移測試（Electromigration）：高電流密度下檢測金屬導線的原子遷移情況，評估壽命。
濕度測試：模擬潮濕環境，檢測封裝前芯片的抗腐蝕能力（僅適用于特定工藝）。
探針臺（Prober）
測試機（Test System）
功能：生成測試信號并分析響應，判斷芯片是否合格。
類型：
探針卡（Probe Card）
基本流程
晶圓裝載：將晶圓固定在探針臺的承片臺上。
對準與接觸：通過視覺系統調整探針與焊盤位置，確保探針（微米級）準確接觸。
測試執行：測試機發送信號，采集芯片響應數據并與標準閾值對比。
標記與分揀：對不良芯片（Bin）通過噴墨或激光打標，便于后續切割時剔除。
數據記錄：生成晶圓地圖（Wafer Map），標注每個 Die 的良率狀態和缺陷分布。
良率分析
晶圓地圖應用：通過缺陷分布模式（如邊緣集中、周期性分布），定位制造工藝問題（如光刻機鏡頭污染、刻蝕均勻性差）。
良率計算公式：\(\text{良率} = \frac{\text{合格Die數量}}{\text{晶圓總Die數量}} \times 100\%\)
影響因素：前道工藝缺陷（如光刻缺陷、薄膜沉積不均）、探針接觸不良、測試程序誤差等。
當前挑戰
先進制程適配：隨著制程縮小至 3nm 以下，焊盤尺寸和間距減小（如 Flip Chip 倒裝焊的凸點間距 < 100μm），對探針精度和測試機分辨率要求。
多芯片集成測試：如 Chiplet 技術需測試多個裸片（Die）的協同工作性能，傳統單 Die 測試模式效率不足。
功耗與散熱：高功率芯片測試時發熱顯著，可能影響測試結果的準確性。
發展趨勢
自動化與智能化：引入 AI 算法優化測試流程（如預測性維護、測試程序自動生成），提升效率。
3D 測試技術：針對堆疊芯片，開發層間垂直測試技術（如通過 TSV 直接測試底層芯片）。
晶圓級封裝測試（WLP Test）：在封裝前完成部分測試，減少封裝后的損耗（如 Fan-Out WLP 的早期電性驗證）。
綠色測試：低功耗測試方案（如動態電壓調節）和環保探針材料（替代貴金屬）的應用。
邏輯芯片：CPU、GPU 的功能測試，確保運算邏輯正確。
存儲芯片：DRAM/NAND Flash 的讀寫速度、耐久性測試。
功率器件：IGBT、MOSFET 的耐壓、導通損耗測試。
傳感器芯片：CMOS 圖像傳感器（CIS）的像素響應均勻性測試，MEMS 加速度計的靈敏度校準。
半導體晶圓測試是半導體產業鏈中 “質量守門人"，其技術水平直接影響芯片良率和制造成本。隨著先進制程和異構集成技術的發展，測試設備和方法正朝著高精度、自動化、多功能方向迭代，以適應下一代芯片的研發與量產需求。
